首先，我不認為這樣的代碼可以綜合出電路，因為FPGA CPLD都是沒有除法器的，但是個別芯片具有乘法器，所以我建議您在這種情況下，先看妳的待用芯片具不具有乘法器，有多少乘法器資源可以使用；modelsim仿真的是verilog的寫法和要實現的邏輯功能，所以符合verilog語法功能的乘法除法都可以被仿真出來，具體幾個周期出來由您的寫法決定，上述代碼確實是壹個周期實現的，因為它的觸發條件就是clk的上升沿，在第二個上升沿來之後 e已經被賦值了，剛好壹個clk周期；上述周期決定於您的clk頻率是多少，仿真時需要給定仿真時間精度和每個timescale參數便於查看仿真時序；在實際電路中，情況就復雜的多了，比如，妳要實現1個clk實現10萬次的乘法運算並且累加壹次同時移位壹次；這樣的話我可以告訴妳肯定沒有哪個芯片有這麽多資源讓妳“壹次”完成這麽多功能；但是可以把CLK變快10萬倍，這樣同樣的時間裏，因為執行速度快，所以分10萬次完成上述功能是沒有問題的；這是“面積與速度“的原則，不知道妳看懂了麽
上一篇:北大青鳥短期培訓學費下一篇:劃痕標記編程