Verilog HDL設計壹個20進制可逆計數器，具有置數、清零、計數功能。求源程序，仿真電路圖和波形圖

比想要重3始計數9用輸10.1100用QCQD1信號相與信號控制預設值控制信號預設DCBA0011（3）直接輸入輸輸9直接跳3原10預置3繼續計數

針60進制用兩76161級聯位芯片利用1001（9）QAQD相與接十位CP輸入端實現進位同利用信號經非門翻轉接同步預置LDDCBA預置0000實現計數9CP進位跳0十位芯片利用異步清零功能0110（6）用QCQB1信號與非接清零控制RD,60即變0即完0-59計數