用systemC，完全看工程師個人愛好，不用也可以，verilog、systemverilog都可以做，只是效率不同而已。
寫過程序的都知道，無論是C、還是java等，都是順序程序語言，和FPGA開發用的HDL完全不是壹個概念，如果牽涉到順序思維設計，在可以模擬的前提下，可以先用牽涉C的工具，比如openCV做視頻等，來模擬下，最後換成HDL在FPGA裏實現，因為大量的順序處理，會讓FPGA設計難度加大。