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初學者請教Verilog.不同的module可以放在同壹個.V文件裏嗎

1.分開放,這是verilog coding style的壹種良好習慣,每個文件裏面只包含壹個獨立的module

2.把所有這些文件放在同壹個目錄下,在top文件裏實例化這些module就可以調用了

3.top文件和新建壹個module壹樣的,不過模塊裏主要是定義連線和實例化子模塊,妳隨便找本verilog的教程就有啦:)

實例化是這樣的,greycode是妳的module名字,G1是實例化名字(可任意),後面括號裏的東東需要跟妳定義的端口順序壹致。建議不要采用這種順序綁定的形式,建議采用端口命名綁定方式

妳可以先找本基本的verilog語法書看看,上手很快的

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