從設計的角度來看，Verilog經常用來設計從小到規模的集成電路的設計，而VHDL偏向於中規模到超大規模的集成電路的設計。
目前國內的使用程度來看，沿海地區的開發多用Verilog語言，當然使用VHDL的也不在少數。
從標準來看，Verilog是CADENCE公司發表的壹門硬件編程語言，目前也被列為IEEE的標準之壹，而VHDL語言是美國國防部資助下創始的，同時也是IEEE指定為規範的第壹種硬件描述語言。
二者沒有好壞之分，看看妳周圍的人或者將來的工作需求上那種用的更廣泛，就是用那種語言好了：）
希望能對妳有幫助～