使用IEEE . STD _ logic _ 1164 . all；
使用IEEE . STD _ logic _ arith . all；
使用IEEE . STD _ logic _ unsigned . all；
實體計數器60是
port(clk，clr:in STD _ logic；
c:out STD _ logic；
BCD 1:out STD _ logic _ vector(3 down to 0)；
BC D2:out STD _ logic _ vector(3 down to 0))；
末端計數器60；
60號櫃臺的建築rtl是
信號BCD 1n:STD _ logic _ vector(3 down to 0):=“0000”；
信號bcd2n:STD _ logic _ vector(3 down to 0):=“0000”；
信號cn:STD _ logic:= ' 1 '；
開始
BCD 1 & lt；= BCD 1n；
bcd2 & lt= bcd2n
c & lt= cn
進程(時鐘、時鐘)
開始
if(clr='1 ')則
BCD 1n & lt；="0000";
其他
if(clk'event and clk='0 ')然後
if(BCD 1n = " 1001 ")則
BCD 1n & lt；="0000";
else BCD 1n & lt；= BCD 1n+1；
結束if；
結束if；
結束if；
結束進程；
進程(時鐘、時鐘)
開始
if(clr='1 ')則
bcd2n & lt="0000";
其他
if(clk'event and clk='0 ')然後
if(BCD 1n = " 1001 ")則
如果(bcd2n="0101 ")則
bcd2n & lt="0000";
else bcd2n & lt= bcd2n+1；
結束if；
結束if；
結束if；
結束if；
結束進程；
進程(時鐘)
開始
if(clk'event and clk='0 ')然後
如果(bcd1n="1001 "和bcd2n="0101 ")，則
cn & lt='0';
else cn & lt='1';
結束if；
結束if；
結束進程；
結束RTL；