鎖存器是壹種鎖存器和組合邏輯，它不依賴於時鐘信號，總是根據輸入改變輸出。
FPGA設計總是講避免使用鎖存器，那麽使用鎖存器有什麽壞處呢？這個問題我想了很久也沒有壹個滿意的答案。在這裏，我先發表我的壹些看法，請大家討論。
鎖存器和觸發器都是時序邏輯，區別在於:鎖存器與其所有輸入信號有關，輸入信號變化時它也變化，沒有時鐘端；觸發器由時鐘控制，只有當時鐘被觸發時，才采樣當前輸入並產生輸出。當然，因為兩者都是時序邏輯，所以輸出不僅與當前輸入有關，還與上壹次的輸出有關。
閂鎖缺點:
1，無時鐘端子，不受系統同步時鐘控制，無法實現同步運行；
2.對輸入電平敏感，受布線延遲影響較大，難以保證輸出無毛刺；
xilinx和altera器件的slice和LE都可以同時支持d-latch和d-ff的生產。在這個層面上，他們之間有什麽區別，暫時還沒有想到。如果用門電路來構建latch和ff，latch比ff消耗的門資源少，這就是latch比ff的優勢。
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簡而言之，鎖存器是異步電路，觸發器是同步電路。
既然是同步電路，就必須有時鐘端，而latch沒有。
然而，在集成電路設計中，與觸發器相比，鎖存器只占用其矽片的三分之壹。
面積。
寄存器通常由鎖存器或觸發器實現。