全加器標準加數？甲，乙？從低位進位Ci？它構成輸入標準輸出S和相位高進位Co，後者構成全加器的輸出。？S=A xor b xor Ci？，Co=AB+BCi+ACi .
全加器是壹個二進制加法電路，可以計算低進位。與半加法器相比，全加器不僅考慮了標準計算結果中是否有進位，還考慮了最後壹位對標準的進位，通過級聯多個壹位全加器可以制成多位全加器。
擴展數據:
壹個全加器由兩個異或門、三個與門和壹個或門組成(也可以理解為兩個半加法器和壹個或門的組合)。S1、T1、T2和T3是門之間的連接線。代碼展示了純結構的建模方法，其中xor、and和or是Verilog HDL內置的門器件。
以xor x1 (S1，A，B)為例:xor是指調用壹個內置的xor門，設備名xor，代碼實例別名x1(類似於原理圖輸入方式)。S1，括號中的A和B表示器件管腳的實際連接線(信號)名稱，其中A和B為輸入，S1為輸出。