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如何用Verilog實例化帶參數的VHDL模塊

參數模式類似於verilog2001標準,例如:

DDR3_IO_Layer#

. C3 _ P0 _掩碼_大小(C3 _ P0 _掩碼_大小),

. C3 _ P0 _數據_端口_大小(C3 _ P0 _數據_端口_大小)

)//這裏是參數段。

io(

。i_rst(~c3_calib_done),

。c_cmd_clk(c3_clk0),

。o_cmd_en(c3_p0_cmd_en),

。o_cmd_instr(c3_p0_cmd_instr),

。o_cmd_bl(c3_p0_cmd_bl),

。o _命令_字節_地址(c3 _ p0 _命令_字節_地址),

。c_wr_clk(c3_clk0),

。o_wr_en(c3_p0_wr_en),

。o_wr_mask(c3_p0_wr_mask),

。o_wr_data(c3_p0_wr_data),

。我已經寫滿了(c3 _ p0 _寫滿了),

。i_wr_empty(c3_p0_wr_empty),

。i_wr_count(c3_p0_wr_count),

。I _ wr _ under run(C3 _ P0 _ wr _ under run),

。i_wr_error(c3_p0_wr_error),

。數據輸入(data_in),

。i_data_vld(數據_vld),

。c_rd_clk(c3_clk0),

。o_rd_en(c3_p0_rd_en),

。i_rd_data(c3_p0_rd_data),

。i_rd_full(c3_p0_rd_full),

。i_rd_empty(c3_p0_rd_empty),

。i_rd_count(c3_p0_rd_count),

。I _ rd _ overflow(C3 _ P0 _ rd _ overflow),

。i_rd_error(c3_p0_rd_error)

);

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