在Verilog中always@(*)語句的意思是always模塊中的任何壹個輸入信號或電平發生變化時，該語句下方的模塊將被執行。
1、always語句有兩種觸發方式。第壹種是電平觸發，例如always @(a or b or c)，a、b、c均為變量，當其中壹個發生變化時，下方的語句將被執行。
2、第二種是沿觸發，例如always @(posedge clk or negedge rstn)，即當時鐘處在上升沿或下降沿時，語句被執行。
3、而對於always@(*)，意思是以上兩種觸發方式都包含在內，任意壹種發生變化都會觸發該語句。
擴展資料：
Verilog語言中的兩種過程：always過程和initial過程。
過程可以是包含時序的過程描述，而不包含時序的過程還可以表達組合邏輯。always過程從關鍵字always開始，可以連續多次運行，當過程的最後壹行代碼執行完成後，再次從第壹行代碼開始執行。如果沒有使用系統任務$finish，always過程將不斷循環執行。initial過程從關鍵字initial開始，它只能執行壹次。
壹個模塊中可以包含多個過程，各個過程相互之間是並發執行的。不過，過程不能夠嵌套使用。如果過程中有多個語句，則需要使用關鍵字begin、end或fork、join將它們組成壹個代碼塊。這兩種關鍵字組合代表著順序代碼塊和並行代碼塊，後面的部分會講述這兩種結構。
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