關鍵詞:bwd sp 100；；CPCI公共汽車；鏈接端口
1.介紹
隨著各類新型雷達系統進入工程化研制階段，隨著研制周期大大縮短，信號處理系統對實時、並行、高速、大容量處理能力的要求越來越高，對系統的功耗和可靠性也有了更嚴格的要求。目前，國內外許多企業和研究機構都開發了基於ADSP TS201處理器的通用處理平臺[3]-[5]，但ADSP TS201[1]-[2]的處理能力已經不能滿足新壹代實時信號處理的要求，因此有必要開發壹種集成度更高、通用性更強的信號處理平臺。目前，中國電子科技集團公司第三十八研究所自主設計的BWDSP100是壹款性能優越的國產高端DSP處理器，適用於雷達信號處理、電子對抗、精確制導武器、通信保障等領域。因此，選用這種高性能DSP處理器和FPGA構建CPCI總線標準的通用處理平臺，以滿足舊雷達改造和機載預警、電子對抗、無人機、SAR成像處理、目標識別、二次雷達、指揮控制系統等應用對信息處理能力的要求。
2.CPCI規格
CPCI(壓縮PCI)規範是由picmg (PCI工業壓縮制造商小組)制定的，它為工業和嵌入式應用程序定義了壹個更加健壯和耐用的PCI版本。在電氣、邏輯和軟件功能方面，它完全兼容PCI標準，適用於更嚴格的環境。緊湊型PCI板卡采用壹個或多個編號為J1到J5的針孔連接器，用於與背板連接器接口。緊湊型PCI卡有3U和6U兩種尺寸，3U卡是小卡，本文介紹的處理平臺是6U板。
由於CPCI總線的通用性，該處理板可以應用於符合CPCI標準的各種場合。通用信號處理板還支持PMC背卡，設計人員可以根據實際應用選擇符合要求的PMC背卡。
3.3簡介。BWDSP100
BWDSP100處理器是壹款32位靜態超標量處理器。內部數據總線采用非對稱全雙工總線，讀總線位寬為512bit，寫總線位寬為256bit。程序空間和數據空間在物理上是分開的。程序存儲空間64K字，數據存儲空間***192K字。單處理器最高工作頻率500MHz，峰值運算能力26GFLOPS，片內存儲器28Mbit。BWDSP100處理能力32位復數FFT如表所示。
BWDSP100處理器有四個DSP執行核心，每個DSP執行核心包含壹個特殊的處理單元(SPU)，主要負責壹些特殊函數的計算，如正弦和余弦函數、反正切、自然對數和倒數等。BWDSP100有4個位寬為8bit的全雙工鏈路端口，鏈路端口可以工作在最高內核時鐘速率1/2。BWDSP100處理器的並口支持8位、16位、32位和64位外存儲器，也可以使用外並口總線擴展外存儲器空間。外部存儲器可以從RAM、FLASH、EPROM和其他設備中選擇。利用並口連接FLASH或EPROM設備，還可以存儲DSP的加載程序，實現系統的引導加載。
BWDSP100有壹個DDR2存儲器控制器，用來連接內部邏輯和片外DDR2存儲器，實現DDR2存儲器的讀寫操作，保證數據的正確傳輸和存儲。DDR2存儲器需要多個命令相互組合才能正確完成各種讀寫操作。DDR2接口承擔管理復雜時序關系的任務。用戶只能通過發送讀寫命令、數據和地址來讀寫DDR2控制器。DDR2接口將以必要的時序關系自動執行其他DDR2控制命令，並確保控制命令符合時序約定。
BWDSP100支持串口，其中串口是各種設備之間通信的關鍵模塊。當壹臺設備需要與另壹臺相連的設備通信時，通常會使用數字信號。在發射機處，這種並行數字信號必須先轉換成串行信號，然後才能通過有線或無線方式傳輸到另壹臺設備。在接收端，串行信號必須恢復為並行信號才能進行處理。UART用於處理數據總線和串行端口之間的串行-並行和並行-串行轉換。
BWDSP100處理器具有豐富的接口資源。在開發應用系統時，可以將多個DSP處理器組合起來，形成壹個更強大的板級應用系統。在BWDSP100中用於通信的幾種片內外設中，link口、並口、DDR2接口適合大吞吐量、高數據速率的數據傳輸。UART接口適用於多處理器之間低速率、小批量的數據傳輸或控制信息傳輸；GPIO適用於多處理器間的控制信息傳輸和多處理器間的任務同步。
4.平臺架構
為了提高多通道、並行、大運算量的機載雷達信號處理器的實時處理能力，雷達信號處理器通常采用DSP+FPGA結構，模塊化設計，以適應不同的工作環境和任務需求。新型通用處理平臺采用高性能BWDSP100和大容量FPGA為核心，主要實現DBF、DPC、FIR、SAR/ISAR等高速實時信號處理算法。
通用處理平臺的架構如圖1所示。BWDSP100采用四個BWDSP100和FPGA構建，最高時鐘為500MHz，內部存儲器大小為28Mbit，可以擴展到DDR2存儲器，支持圖像處理和雷達信號處理等需要處理大量數據的應用。通過FPGA實現與CPCI總線的接口，並完成與主控計算機的通信。由於處理平臺的應用不同，數據輸入的時序和格式也不同，FPGA的可編程性保證了通用處理平臺的通用性。數據可以通過CPCI總線在FPGA中進行預處理，預處理結果送到DSP進行信號處理。處理後的結果可以通過FPGA送到CPCI總線，通過CPCI總線送回計算機，最終結果由計算機輸出。
圖壹。通用處理平臺架構
通用處理平臺的總外部通信帶寬高達50Gbps。通用處理平臺采用link端口實現BWDSP100與外圍設備(FPGA)的通信，單個link端口傳輸速率可達4Gbps。該加工平臺的設計具有很強的通用性，可以根據用戶的需要用於多種場合。外部數據可以通過高速串行接口GXB和CPCI總線進入，並可以根據用戶的需要在FPGA中靈活設計。