隨著半導體技術的發展，可編程邏輯器件在結構、工藝、集成度、功能、速度和靈活性等方面有了很大的改進和提高，從而為高效率、高質量、靈活地設計數字系統提供了可靠性。CPLD或FPGA技術的出現，為DSP系統的設計又提供了壹種嶄新的方法。利用CPLD或FPGA設計的DSP系統具有良好的靈活性和極強的實時性。同時，其價格又可以被大眾接受。由於乘法器在數字信號處理系統中具有廣泛的應用，所以本文以乘法器的處理系統中具有廣泛的應用，所以本文以乘法器的設計為例，來說明采用可編程邏輯器件設計數字系統的方法。如果想使系統具有較快的工作速度，可以采用組合邏輯電路構成的乘法器，但是，這樣的乘法器需占用大量的硬件資源，因而很難實現寬位乘法器功能。本文這種用於序邏輯電路構成的乘法器，既節省了芯片資源，又能滿足工作速度及原理的要求，因而具有壹定的實用價值。
2、系統構成
該乘法器通過逐項移位相加來實現乘法功能。它從被乘數的最低開始，若為1，則乘數左移後再與上壹次的和相加；若為0，左移後與0相加，直到移到被乘數的最高位。圖1是該乘法器的系統組成框圖。該控制模塊的STAR輸入有兩個功能：第壹個功能是將16位移位寄存器清零和被乘數A[7…0]向8位移位寄存器加載；第二個功能為輸入乘法使能信號。乘法時鐘信號從CLK輸入，當被乘數加載於8位移位寄存器後，它由低位到高位逐位移出，當QB=1時，選通模塊打開，8位乘數B[8…0]被送入加法器，並與上壹次鎖存在16位鎖存器中的高8位相加，其和在下壹個時鐘上升沿被鎖存到鎖存器內；當QB=0時，選通模塊輸出為全0。如此循環8個時鐘脈沖後，由控制模塊控制的乘法運算過程自動中止。該乘法器的核心元件是8位加法器，其運算速度取決於時鐘頻率。
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