21世紀，人類將全面進入信息社會，將不斷對微電子信息技術和微電子VLSI基礎技術提出更高的發展要求。微電子技術在21世紀仍將是最重要和最具活力的高技術領域之壹。集成電路(IC)技術在微電子領域發揮著重要作用。隨著集成電路技術的發展，電子設計自動化EDA逐漸成為壹種重要的設計方法，廣泛應用於模擬和數字電路系統等諸多領域。
VHDL是壹種廣泛使用的設計輸入硬件語言，可用於數字電路和系統的描述、仿真和自動設計。CPLD/FPGA(復雜可編程邏輯器件/現場可編程門陣列)對於數字系統的設計是靈活的，它還有字符串！並行工作模式，高集成度！高速！高可靠性等明顯特點，CPLD/FPGA時鐘延遲可達納秒量級，結合其並行工作模式，廣泛應用於超高速領域和實時測控。
本設計的目的是利用可編程邏輯器件設計壹種專用的A/D轉換器控制器，代替普通的微控制器進行數據采集。摘要:介紹了A/D的數據采樣控制。該設計需要壹片CPLD/FPGA、ADC和LED顯示器組成數據采集系統，利用CPLD/FPGA實現數據采集中相關數據的A/D轉換、數據運算和顯示控制。該課題除了學習相應的硬件知識外，還需要學習如何使用VHDL語言設計可編程邏輯器件。
未來的EDA技術將向廣度和深度發展。
(1)從廣度上來說，EDA技術會越來越普及。過去由於價格高，對硬件環境要求高，其運行環境是工作站和UNIX操作系統。近年來，EDA軟件平臺發展迅速，這些PC平臺上的EDA軟件擁有壹整套邏輯設計、仿真和綜合工具。隨著PC性能的提升，PC平臺上的軟件功能會更加完善。
(2)從深度上講，EDA技術發展的下壹步是ESDA(電子系統設計自動化)和CE(並行工程並行設計項目)。目前各種EDA工具，如系統仿真、PCB布線、邏輯綜合、DSP設計工具都是相互獨立的。隨著技術的發展，所有的系統工具都需要在壹個統壹的數據庫和管理框架下工作，因此ESDA和並行工程的概念被提出。
第二章EDA技術的發展和應用。
2.1電子設計自動化(EDA)發展概述
2.1.1什麽是電子設計自動化(EDA)？
在電子設計技術領域，可編程邏輯器件(如PLD、GAL)的應用已經得到了很好的普及。這些器件為數字系統的設計帶來了極大的靈活性。由於這種裝置可以通過軟件編程重構其硬件結構和工作模式，所以硬件設計可以像軟件設計壹樣方便快捷。這壹切極大地改變了傳統的數字系統設計方法、設計過程乃至設計理念。
電子設計自動化(EDA)是壹種實現電子系統或電子產品自動設計的技術。它與電子技術和微電子技術的發展密切相關，吸收了計算機科學領域的大部分最新研究成果，從90年代初的CAD(計算機輔助設計)、CAM(計算機輔助制造)、CAT(計算機輔助測試)、CAE(計算機輔助工程)等概念發展而來。EDA技術是以計算機為工具，在EDA軟件平臺上自動完成特定目標芯片的邏輯編譯、簡化、分割、綜合與優化、布局、仿真、適配編譯、邏輯映射和程序下載。設計者的工作僅限於借助軟件描述系統的硬件功能。借助EDA工具，應用相應的FPGA/CPLD器件，可以得到最終的設計結果。雖然目標系統是硬件，但是整個設計和修改過程就像完成軟件設計壹樣方便高效。當然這裏所謂的EDA主要是指數字系統的自動設計，因為這個領域的軟硬件技術都比較成熟，應用的普及性也比較大。而模擬電子系統的EDA正在走向實用，其最初的EDA工具並不壹定需要硬件描述語言。此外，從應用的廣度和深度來看，基於EDA的數字系統設計技術由於電子信息領域的全面數字化，具有更大的應用市場和更迫切的需求。
2.1.2 EDA的發展歷史
EDA技術的發展始於20世紀70年代，經歷了三個階段。電子電路的CAD(計算機輔助設計)是EDA發展的初級階段，是高級EDA系統的重要組成部分。它利用計算機的圖形編輯、分析和存儲能力，幫助工程師設計電子系統的電路圖、印刷電路板和集成電路板。利用二維圖形編輯分析，主要可以解決電子電路設計後期的大量重復性工作，可以減少設計人員繁瑣的重復性工作，但自動化程度低，整個設計過程需要人工幹預。這類專用軟件多基於微機，易學易用，中小型電子系統設計可靠有效。目前，許多這樣的專用軟件仍廣泛應用於工程設計中。80年代初，EDA技術開始分析技術設計過程，推出以仿真(邏輯仿真、時序分析和故障仿真)和自動布局布線為核心的EDA產品。在這個階段，EDA將三維圖形技術、窗口技術、計算機操作系統、網絡數據交換、數據庫和過程管理等壹系列計算機學科的最新成果引入到電子設計中，形成了CAE——計算機輔助工程。所謂EDA技術的中級階段。其主要特點是具有自動布局和電路的計算機模擬、分析和驗證功能。它的作用不僅僅是輔助設計，還可以代替人進行某種思考。基於原理圖的EDA系統CAE直觀易懂，但難以滿足復雜電子設計的要求，不適合設計優化。
因此，基於自動合成器和硬件描述語言，在90年代出現了ESDA(Electronic System Design Automation)，即EDA階段，也就是現在常說的EDA。以往電子系統中電子產品的傳統設計方法是采用自下而上的程序，設計人員先將系統結構分塊，直接設計電路級。這種設計方式使得設計人員無法預測下壹階段的問題，而每壹階段是否存在問題往往是在整個系統調試的時候才確定的。也很難通過局部電路的調整使整個系統達到既定的功能和指標，無法保證設計的成功。在EDA技術的高級階段，采用了壹種新的設計理念:自頂向下的設計程序和並行工程設計方法。設計師的精力主要集中在對所需電子產品的準確定義上，EDA系統完成電子產品從系統級到物理級的設計。現階段EDA技術的主要特點是支持高級語言描述系統，高級綜合的理論有了很大的發展，可以進行系統級的仿真和綜合。圖2-1是上述三個階段的示意圖。
圖2-2-1 EDA開發階段示意圖
2.1.3 EDA的應用
隨著大規模集成電路技術和計算機技術的不斷發展，在涉及通信、國防、航空航天、醫學、工業自動化、計算機應用、儀器儀表等領域的電子系統設計中，EDA技術的含量正以驚人的速度增加；電子高科技項目的發展也依賴於EDA技術的應用。即使在普通電子產品的開發中，EDA技術也往往會使壹些原有的技術瓶頸被輕易突破，從而大大縮短產品開發周期，大大提高性價比。不言而喻，EDA技術將很快成為電子設計領域中極其重要的壹部分。
電子設計專家認為，單片機時代已經過去，未來將是EDA時代，很有見地。隨著微電子技術的飛速進步，電子學進入了壹個全新的時代。其特點是電子技術的應用以前所未有的規模和速度滲透到各行各業。各行各業對專用集成電路(ASIC)的設計需求越來越迫切。現場可編程器件的廣泛應用，為各行業的電子系統設計工程師開發自己的ASIC提供了技術和物質條件。相對於單片機系統的開發，EDA技術對FPGA/CPLD的開發通常是以軟件的方式進行純硬件開發，通過這種方式可以開發專用ASIC。最終的ASIC芯片可以是FPGA/ CPLD，也可以是專制門陣列掩模芯片，FPGA/CPLD起到硬件仿真ASIC芯片的作用。
2.2基於EDA的FPGA/ CPLD開發
當今中國電子設計技術的發展，將面臨壹個更為重大的突破，那就是基於EDA的FPGA/CPLD(現場可編程門陣列/復雜可編程邏輯器件)的廣泛應用。從某種意義上說，新的電子系統的物理機制會回歸到原來的純數字電路結構，但這是壹個更高層次的循環，在更高層次上容納了過去數字技術的優秀部分，揚棄了MCU系統，在電子設計的技術操作和系統構成上有了質的飛躍。如果說MCU在邏輯實現上是無限的，那麽FPGA/CPLD不僅包含了MCU的特性，而且觸及了矽片電路的物理極限，具有串並行工作模式、高速度、高可靠性、寬口徑適用性等諸多特性。而且隨著EDA技術的發展和FPGA/CPLD在深亞微米領域的進步，它們與MCU、MPU、DSP、A/D、D/A、RAM、ROM等獨立器件之間的物理和功能界限已經越來越模糊。尤其是軟/硬IP芯片(知識產權芯片；隨著知識產權核心(具有註冊產權的電路設計)產業的快速發展，嵌入式通用和標準FPGA器件脫穎而出，片上系統(SOC)近在咫尺。隨著具有知識經濟特征的IP芯片產業的興起，FPGA/CPLD以其不可替代的地位越來越受到業內人士的關註。
2 . 2 . 1 FPGA/CPLD介紹
FPGA和CPLD都是高密度的現場可編程邏輯芯片，可以將大量的邏輯功能集成到壹個單片集成電路中，其集成度現在已經發展到百萬門。復雜可編程邏輯器件CPLD是由PAL(可編程陣列邏輯)或GAL(通用陣列邏輯)發展而來。它使用全局金屬互連線，因此具有很大的延遲可預測性，易於控制時序邏輯。但是耗電量比較大。現場可編程門陣列(FPGA)是由可編程門陣列(MPGA)和可編程邏輯器件演化而來，結合了兩者的特點，因此FPGA既具有門陣列的高邏輯密度和通用性，又具有可編程邏輯器件的用戶可編程特性。FPGA通常由布線資源分隔的可編程邏輯單元(或宏單元)組成，整個芯片由陣列周圍的可編程Ir0單元組成。它的內部資源是分段互連的，因此延遲是不可預測的，只能在編程後才能測量。
CPLD和FPGA之間建立內部可編程邏輯連接的編程技術有三種:基於反熔絲技術的器件只允許編程壹次，編程後不能修改。其優點是集成度高，工作頻率高，可靠性好，適用於電磁輻射幹擾強的惡劣環境。基於EEPROM存儲技術的可編程邏輯芯片可重復編程100次以上，系統斷電後編程信息不會丟失。編程方式分為在編程器上編程和用下載線編程。對於用下載電纜編程的器件，只要先將器件焊接在印刷電路板上，就可以通過PC機、SUN工作站、ATE(自動測試儀)或嵌入式微處理器系統產生編程所用的標準5V、3.3V或2.5V邏輯電平信號，也稱為ISP(在系統可編程)編程，其調試和維護也非常方便。基於SRAM技術的器件編程數據存儲在器件的RAM區，使其具有用戶設計的功能。當系統未通電時，編程數據存儲在EPROM、硬盤或軟盤中。當系統上電時，這些編程數據立即被寫入可編程器件，從而實現板級或系統級的動態配置。
2.2.2基於EDA工具的FPGA/CPLD開發流程。
FPGA/CPLD的開發過程:在設計之初，將設計者的設計意圖用文字(如VHDL、Verilog-HDL程序)或圖形(原理圖、狀態圖等)表達出來。)通過使用EDA工具的文本或圖形編輯器。設計描述完成後，可以通過編譯器進行調試和編譯，變成特定的文本格式，為下壹步的全面準備。這裏，對於大多數EDA軟件來說，初始設計采用哪種輸入形式是可選的，或者是混合的。壹般的原理圖輸入方式相對容易掌握，直觀方便。畫出的電路原理圖(請註意，這個原理圖和PROTEL畫的原理圖有本質區別)和傳統的器件連接方式完全壹樣，很容易被接受。而且編輯器中有很多現成的單元器件可用，妳也可以根據自己的需要設計組件(組件的功能可以用HDL或者原理圖來表示)。當然，最通用最通用的輸入法還是HDL程序的文本模式。這種方法是最常見的。如果編譯後的文件是標準的VHDL文件，那麽在合成之前可以對描述的內容進行模擬，這就是所謂的行為模擬。即把設計好的源程序直接送到VHDL模擬器進行仿真。因為此時的仿真只是基於VHDL的語義，與具體電路無關。在仿真中，我們可以充分發揮VHDL中適合仿真控制的語句。對於大規模電路系統的設計，這個仿真過程是非常必要的，但壹般來說，這壹步可以省略。
圖2-2 FPGA/CPLD的開發過程
設計的第三步是綜合，綜合將軟件設計與硬件實現聯系起來，是將軟件轉化為硬件電路的關鍵步驟。合成器為某個FPGA/CPLD供應商的產品系列合成源文件，所以合成結果是硬件可實現的。綜合後，HDL綜合器壹般可以生成EDIF、XNF或VHDL格式的網表文件，從門級描述最基本的門結構。有些EDA軟件具有將網表文件繪制成不同級別的電路圖的功能，供設計人員使用。綜合後，生成的網表文件可用於功能仿真，從而了解設計描述與設計意圖的壹致性。功能仿真只對設計中描述的邏輯功能進行測試和仿真，以了解實現的功能是否滿足原設計的要求，仿真過程不涉及具體器件的硬件特性，如延遲特性等。壹般的設計，這個層次的模擬也可以省略。綜合後，必須使用FPGA/CPLD布局/布線適配器將綜合後的網表文件邏輯映射到特定的目標器件，包括底層器件配置、邏輯劃分、邏輯優化、布局和布線。適配完成後，EDA軟件會針對該設計產生多項結果:1適配報告:內容包括芯片中資源的分配和利用、管腳鎖定、設計的布爾方程描述等。2時序模擬的網表文件；3下載文件，如JED或POF文件；4適配錯誤報告等。時序仿真是壹種接近真實器件運行的仿真，在仿真過程中已經考慮了器件的硬件特性，因此仿真精度要高得多。時序仿真的網表文件包含更精確的延遲信息。如果上述所有過程，包括編譯、綜合、布線/適配和行為仿真、功能仿真和時序仿真，都沒有發現任何問題，即滿足原設計的要求，那麽可以通過FPGA/CPLD編程器或下載線將適配器生成的配置/下載文件加載到目標芯片FPGA或CPLD中，然後進入圖1-2所示的最後壹步:硬件仿真或測試，以便在更真實的環境中檢查設計。這裏所謂的硬件仿真是針對ASIC設計的。在ASIC設計中，常用的方法是用FPGA測試系統設計的功能，通過後再以ASIC形式實現其VHDL設計；硬件測試是針對FPGA或CPLD在電路系統檢測中的直接應用。
2.2.3用FPGA/CPLD開發的優缺點
我們相信基於EDA技術的FPGA/CPLD器件的開發和應用可以從根本上解決MCU遇到的問題。與MCU相比，FPGA/CPLD的優勢是多方面的，也是最基本的:
1.編程模式簡單而先進。FPGA/CPLD產品越來越多地采用先進的IEEE 1149.1邊界掃描測試(BST)技術(由JTAG開發)和ISP(在系統配置編程)。在+5V的工作電平下，可以隨時對工作系統上的FPGA/CPLD進行整體或部分編程，可以進行所謂的菊花鏈多芯片串行編程。對於SRAM結構的FPGA，下載編程次數幾乎沒有限制(如Altera公司的FLEXI 10K系列)。這種編程方法可以很容易地實現紅外編程，超聲波編程或無線編程，或通過電話線遠程在線編程。這些功能在工業控制、智能儀器儀表、通信和軍事上有特殊的用途。
2.高速。FPGA/CPLD的時鐘延遲可以達到納秒級。結合其並行工作模式，在超高速應用和實時測控方面具有非常廣闊的應用前景。
3.可靠性高。在高可靠性應用領域，單片機的缺點給FPGA/CPLD的應用留下了很大的空間。FPGA/CPLD的高可靠性除了MCU復位不可靠、PC跑偏等固有缺陷外，還在於幾乎可以將整個系統下載到同壹個芯片中，從而大大縮小了體積，易於管理和屏蔽。
4.開發工具和設計語言標準化，開發周期短。因為FPGA/CPLD的集成規模非常大，集成度可以達到百萬門。因此，FPGA/ CPLD的設計和開發必須使用強大的EDA工具，通過符合國際標準的硬件描述語言(如VHDL或Verilog-HDL)來設計電子系統和開發產品。由於開發工具的通用性、設計語言和設計流程的標準化，幾乎與所用FPGA/ CPLD器件的硬件結構無關。
因此，各種成功設計的邏輯功能塊軟件具有良好的兼容性和可移植性，幾乎可以在任何類型的FPGA/ CPLD中使用，也可以通過知識產權確認，註冊為所謂的IP芯片，從而大大提高片上系統的產品設計效率。由於相應的EDA軟件具有完善強大的功能、便捷實時的仿真模式、生動直觀的開發過程，且涉及的硬件因素少，因此可以在短時間內完成非常復雜的系統設計，這是產品快速進入市場最有價值的特點。美國TI公司認為，壹個ASIC的80%的功能可以用IP芯片等現成的邏輯合成。EDA專家預測，未來大規模系統的FPGA/CPLD設計只會是各種復用邏輯和IP芯片的組裝，其設計周期至少也要幾分鐘。
5.功能強大，應用廣泛。目前FPGA/ CPLD的選擇範圍很廣，可以根據不同的應用選擇不同容量的芯片。使用它們，幾乎可以設計任何形式的數字電路或數字系統。隨著這類器件的廣泛應用和成本的大幅下降，FPGA/CPLD在系統中的直接應用率正在接近ASIC的發展。同時，FPGA/CPLD的設計方法也有其局限性。這主要體現在以下幾點:
(1).壹般FPGA/CPLD設計軟件需要優化電路的邏輯((邏輯綜合& amp；優化)，以得到易於實現的結果，因此，最終的設計與原設計在邏輯實現和時延方面存在壹定的差異。因此，傳統設計方法中經常使用的壹些電路形式(尤其是壹些異步時序電路)並不適合FPGA/CPLD設計方法。這就需要設計人員更多地了解FPGA/CPLD設計軟件的特點，才能得到優化的設計。
(2) FPGA壹般采用查找表(LUT)結構(Xilinx)，AND-OR結構(Altera)或復用器結構(Actel)。這些結構的優點是可編程，缺點是延時太大，造成原設計中同步信號之間的時序偏移。同時，如果電路較大，需要分割實現。由於導出的延遲時間，延遲時間和定時偏移甚至更大。時間延遲是ASIC設計中的常見問題。精確控制電路的延遲是非常困難的，尤其是在FPGA/CPLD等可編程邏輯中。
(3)FPGA/CPLD的容量和I/O數量有限。因此，壹個大電路只有經過邏輯劃分後才能由多個FPGA/CPLD芯片實現，劃分算法的好壞直接影響設計性能。
(4)由於修改目標系統PCB的成本較高，用戶壹般希望在引線分布固定的前提下修改電路。但當芯片利用率提高，或者芯片上有很多I/O端子時，小的修改往往會降低芯片流通率；
(5)早期的FPGA芯片無法實現存儲器、模擬電路等壹些特殊電路。壹些最新的FPGA產品集成了通用RAM結構。然而，這種結構要麽效率低，要麽不能完全滿足設計者的需求。這個矛盾來自於FPGA本身的結構限制，短時間內很難解決。
6.雖然FPGA已經實現了ASIC設計的硬件仿真，但是由於FPGA的延遲特性與傳統的門陣列、標準單元等ASIC形式不同，因此在將FPGA設計切換到其他ASIC設計時，仍然存在因延遲不匹配而導致設計失敗的可能。為了解決這個問題，國際上出現了壹種采用FPGA陣列的ASIC硬件仿真系統(如Quicktum公司的硬件仿真系統)。該專用硬件仿真系統采用軟硬件結合的方法，用FPGA陣列實現ASIC的快速原型，並連接到系統上進行測試。該系統可以接受指定的測試點，並可以在FPGA陣列中直接觀察(就像在軟件仿真中壹樣)，因此仿真的精度和效率大大提高。
2.3硬件描述語言
硬件描述語言(HDL)是相對於C和Pascal等通用計算機軟件語言而言的。HDL是壹種用於設計硬件電子系統的計算機語言，它描述了電子系統的邏輯功能、電路結構和連接方式。設計者可以使用HDL程序來描述所需的電路系統，並指定其結構特征和電路行為。然後利用合成器和適配器將這個程序變成門級或更低級的結構化網表文件和下載文件，可以控制FPGA和CPLD的內部結構，實現相應的邏輯功能。硬件描述語言有以下優點:a .設計技術完備，方法靈活，支持廣泛。b、加快硬件電路的設計周期，降低硬件電路的設計難度。c .利用早期系統模擬，可以在早期系統設計中發現並消除存在的問題。語言設計可以獨立於過程技術。e .語言標準、規範，便於與* * * *共享和復用。就FPGA/CPLD的發展而言，VHDL語言是最常用、最流行的硬件描述語言之壹。本次設計選擇VHDL語言，下面將主要介紹VHDL語言。
2.3.1 VHDL語言介紹
VHDL是超高速集成電路硬件描述語言英文前綴的縮寫，英文全稱是超高速集成電路硬件描述語言。它是由美國國防部在上世紀七八十年代資助的VHSIC(超高速集成電路)項目開發的，誕生於1982。1987年底，VHDL被IEEE(電氣電子工程師協會)認定為標準硬件描述語言。自從IEEE公布了VHDL的標準版本(IEEE std 1076-1987標準)以來，各個EDA公司相繼推出了自己的VHDL設計環境。此後，VHDL在電子設計領域被廣泛接受，並逐漸取代了最初的非標準HDL。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描述能力上擴展了VHDL的內容，並發布了新版本的VHDL，即ANSI/IEEE std1076、1993。1996 IEEE 1076.3成為VHDL的綜合標準。
VHDL主要用於描述數字系統的結構、行為、功能和接口，非常適合可編程邏輯芯片的應用設計。與其他HDL相比，VHDL具有更強的行為描述能力，這決定了它成為系統設計領域最好的硬件描述語言。強大的行為描述能力是在沒有特定器件結構的情況下，從邏輯行為描述和設計大規模電子系統的重要保證。就目前流行的EDA工具和VHDL綜合器來說，將基於抽象行為描述風格的VHDL程序綜合成FPGA、CPLD等目標器件的具體網表文件已經不成問題。
VHDL語言在硬件設計中的作用將和C和C++在軟件設計中的作用壹樣。在大型數字系統的設計中，它將逐漸取代邏輯狀態表、邏輯電路圖等低級繁瑣的硬件描述方法，成為主要的硬件描述工具。它將成為所有數字系統設計領域的技術人員必須掌握的語言。VHDL與可編程邏輯器件的結合，作為壹種強有力的設計方法，將為設計師的產品推向市場帶來創紀錄的速度。
2.3.2 VHDL語言設計步驟
使用VHDL語言進行設計可以分為以下幾個步驟:
1.設計要求的定義。在設計和編寫VHDL代碼之前，妳必須清楚地了解妳的設計目的和要求。比如妳想設計的功能是什麽？所需信號建立時間、時鐘/輸出時間、最大系統工作頻率、關鍵路徑等的明確定義。會對妳的設計有所幫助，然後選擇合適的設計方法和相應的器件結構進行設計綜合。
2.使用VHDL語言描述設計。
(1)設計方法要定。壹般來說，有三種設計方法:自上而下的設計、自下而上的設計和扁平化設計。
前兩種方式包括設計層次的生成，而後壹種方式將所描述的電路視為單個模塊電路。自頂向下的方法要求將您的設計分成不同的功能組件，每個組件都有專門定義的輸入和輸出，並執行特殊的邏輯功能。首先生成壹個由功能元件互連而成的頂層模塊，做成網表，然後設計其中的各個元件。自底向上的方法正好相反。扁平化設計是指所有的功能組件都在同壹樓層、同壹圖紙上進行詳細設計。
(2)寫設計代碼。編寫VHDL代碼與用其他計算機編程語言編寫代碼有很大不同。妳必須清楚地認識到，妳是在設計硬件，寫出來的VHDL代碼必須能夠集成到可編程邏輯器件實現的數字邏輯中。了解EDA工具中仿真軟件和綜合軟件的壹般工作流程，有助於寫出優秀的代碼。
3.用VHDL模擬器模擬VHDL原代碼的功能。對於大規模的設計，使用VHDL仿真軟件進行仿真可以節省時間，並且可以在設計的早期發現設計中的錯誤，從而進行修正，從而將對設計進度的影響降到最低。因為對於大規模的設計，其綜合優化和配置往往需要幾個小時。在綜合前模擬原代碼，可以大大減少設計重復和糾錯的次數和時間。但對於小型設計，往往不需要先模擬原始VHDL代碼，即使做了，意義也不大。因為對於小設計來說，全面優化和配置需要的時間很少，而全面優化之後，妳往往會發現，為了達到性能目標，妳將需要修改妳的設計。在這種情況下，用戶提前花時間在原代碼模擬上是沒有意義的，因為壹旦改變設計，就必須重新進行模擬。
4.利用VHDL綜合優化軟件對原VHDL代碼進行綜合優化。選擇目標器件，輸入約束條件後，VHDL綜合優化軟件工具會對VHDL原代碼進行處理，生成優化後的網絡表，進行粗略的時序仿真。綜合優化軟件工具的壹般處理流程如下:首先，檢測語法和語義錯誤；然後經過綜合處理，對於CPLD器件會得到壹組特定工藝的邏輯方程組，對於FPGA器件會得到壹個特定工藝的網表。最後進行優化。CPLD的優化通常包括將邏輯簡化到最小的乘積項和，以及減少任何給定表達式所需的邏輯塊輸入數量。這些等式由設備進壹步優化以實現資源分配。FPGA的優化通常需要用乘積項的和來表示邏輯。可以基於設備特定的資源和驅動優化目標的指導來分解方程系統。分解的因素可用於評估實現的有效性，其標準可用於決定是否不同地分解其他程序系統或保留現有因素。Criterion通常是指共享同壹因子的能力，即可以臨時存儲，以便與任何新生成的因子進行比較。
5.配置。綜合優化後得到的優化網絡表放在前面選擇的CPLD或FPGA目標器件中。這個過程稱為配置。優化中