在EDA工程中，CPLD和FPGA相比，CPLD的延時會更小。因為CPLD的延時是可以估算的。CPLD結構簡單，因此，實現的邏輯簡單的話，每個環節的延遲是可以事先計算好的；復雜邏輯照樣不好預估，CPLD也有布線捷徑；另外，CPLD因為繞的遠，某些布線延遲比較大。
但是由於FPGA的硬件結構，也就是FPGA內部構造復雜，布局布線結果有隨機性。因此，每個環節的延遲難於預估，導致FPGA的信號延時不好預測和控制，所以CPLD的延時精度比FPGA的好壹些。
擴展資料：
CPLD和FPGA的區別：
①CPLD更適合完成各種算法和組合邏輯，FPGA更適合於完成時序邏輯。換句話說，FPGA更適合於觸發器豐富的結構，而CPLD更適合於觸發器有限而乘積項豐富的結構。
②CPLD的連續式布線結構決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結構決定了其延遲的不可預測性。
③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內連電路的邏輯功能來編程，FPGA主要通過改變內部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。
④FPGA的集成度比CPLD高，具有更復雜的布線結構和邏輯實現。
⑤CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法復雜。
⑥CPLD的速度比FPGA快，並且具有較大的時間可預測性。這是由於FPGA是門級編程，並且CLB之間采用分布式互聯，而CPLD是邏輯塊級編程，並且其邏輯塊之間的互聯是集總式的。
⑦在編程方式上，CPLD主要是基於E2PROM或FLASH存儲器編程，編程次數可達1萬次，優點是系統斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統編程兩類。FPGA大部分是基於SRAM編程，編程信息在系統斷電時丟失，每次上電時，需從器件外部將編程數據重新寫入SRAM中。其優點是可以編程任意次，可在工作中快速編程，從而實現板級和系統級的動態配置。
⑧CPLD保密性好，FPGA保密性差。
⑨壹般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。
參考資料：