首先，在ISE14.4中新建壹個工程。
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點擊New project...後，會出現create a new project對話框，在標紅的方框內起個名字，英文。
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起好名字後，點擊next。然後出現如下對話框，根據芯片手冊，將標紅的部分，設置正確，點擊next.
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出現如下對話框，不用修改，點擊finish。
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在左上角Hierarchy 方框內，如下圖所示。
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在上圖方框內，右擊，選擇New Source，出現如下對話框。先點擊Verilog
Module, 再起個名字，再將add to project 勾選上，按照圖片內箭頭壹步步進行。然後點擊next。
出現如下對話框，直接next。
之後，出現如下對話框，也不用修改，直接點擊finish。
如下圖所示，可以開始編寫程序設置PLL了。在標紅1處填寫端口，2處寫描述語言。
如下圖所示，紅色方框內，為要填寫的內容。
保存後，左上角Hierarchy處，變成如下圖所示，鼠標右擊pll_test1.v文件。
右擊pll_test1後，點擊New source ，出現如下對話框，選擇
IP（CORE Generator&Architecture Wizard）,起個名字（此處起名需註意要與程序中子模塊名字壹致，如本程序，為pll_ip），勾選上add to project ,點擊next。
然後出現如下對話框，選擇Clocking Wizard ,點擊next，再點擊finish。
出現如下圖所示，在標紅的部分，修改為所輸入的時鐘（本例為50），別處不用修改，點擊next。
然後出現如下對話框，在紅框1中選擇要輸出的端口，紅框2中修改要輸出的值，然後點擊next。
第三頁不用修改，直接點擊next，第四頁與不用修改，直接點擊next，第五頁也不用修改，直接點擊next，第六頁也不用修改，點擊generate.在下圖中標紅部分看頁數。
OK，到這時就已經完成工作啦，自己添加UCF文件，下載到板子上試試吧。