D7—D0: Pin1—8，並行編程模式下的8位並行數據I/O口。
A0—A5: Pin14—19，並行編程模式下的6位並行地址口。其中，Pin 17與串行通信的復位端復用，Pin18與串行數據輸出口復用(3線模式)，Pin19與串行數據I/O口復用((2線模式)。
DVDD: Pin9,10,23,24,25,73,74,79,80，數字電路電源端，相對於數字地3.3V供電，3.135V—3.465V可保證設計指標。
DGND: Pinll,12,26,27,28,72,75,76,77,78，數字地。
AVDD: Pin31,32,37,38,44,50,54,60,65，模擬電路電源端，相對於模擬地3.3V供電，3.135V—3.465V可保證設計指標。電路設計時，應加強DVDD和AVDD之間的去藕，以防噪聲相互串擾。
AGND: Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模擬地。
NC: Pin13,35,57,58,63，內部無連接的引腳，布線時可以懸空。
I/O UD: Pin20，頻率更新端口。要向AD9852寄存器內寫數據，先是寫到端口的緩沖器裏，等工作模式所需的數據寫完後，再在此引腳上加壹持續至少8個系統時鐘周期的高電平，使DDS芯片按照所設置的方式運行。頻率更新也可以設置成內部更新模式，這時DDS按照UDC寄存器設置的值定時自動更新頻率，同時輸出持續8個系統時鐘周期高電平的同步信號。
WRB/SCLK: Pin21，並行模式下的讀控制端，與串行模式時鐘信號輸入端復用。
RDB/CSB: Pin22，並行模式下的寫控制端，與串行模式片選端復用。
FSK/BPSK/HOLD: Pin29，多功能復用引腳。FSK工作模式下，低電平選擇頻率F1，高電平選F2; BPSK模式時，低電平選相位1，高電平選相位2 ; Chirp模式時，高電平使DDS輸出保持當前頻率。
SHAPED KEYING: Pin30，高電平使DDS輸出有壹個調幅過程，若電路設計為低電平，DDS將沒有輸出。
VOUT: Pin36，高速比較器輸出端。
VINP: Pin42，比較器正電壓輸入端。
VINN: Pin43，比較器負電壓輸入端。
IOUTl: Pin48，余弦DAC單極電流輸出端。
IOUTIB: Pin49，余弦DAC單極電流互補輸出端。
IOUT2B : Pins 51，控制DAC單極電流互補輸出端。
IOUT2: Pin52，控制DAC單極電流輸出端。
DACBP: Pin55， DAC旁路電容連接端。從該端口串接壹0.01 uF電容到AVDD可以改變SFDR性能。
DAC RSET: Pin56， DAC滿幅輸出設置:RSET=39.9/IouT。
PLL FILTER: Pin61，串接1.3k電阻和0.01 uF到AVDD(Pin60)，構成參考源倍頻PLL環路濾波器的零補償網絡。
DIFF CLK: Pin64，差分時鐘使能端，高電平有效。AD9852的時鐘輸入有兩種方式:單端正弦輸入和差分輸入，具體采用哪壹種方式，通過它來選擇。
REFCLKB: Pin68，差分時鐘的互補輸入端。
REFCLK: Pin69，單端時鐘信號輸入或差分時鐘的另壹輸入端。
S/P SELECT: Pin70，編程模式選擇端。邏輯高選擇並行模式。
MASTER RESET: Pin71AD9852的復位端，持續 10個系統時鐘周期的高電平可以準確復位，內部寄存器的狀態為缺省狀態。