每個Verilog程序包括四個主要部分：端口定義、I/O說明、內部信號聲明、功能定義。Verilog HDL是壹種用於數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。
Verilog HDL既是壹種行為描述的語言也是壹種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型***有以下五種：
1、系統級(system)：用高級語言結構實現設計模塊的外部性能的模型。
2、算法級(algorithm)：用高級語言結構實現設計算法的模型。
3、RTL級(Register Transfer Level)：描述數據在寄存器之間流動和如何處理這些數據的模型。
4、門級(gate-level)：描述邏輯門以及邏輯門之間的連接的模型。
5、開關級(switch-level)：描述器件中三極管和儲存節點以及它們之間連接的模型。
擴展資料
壹個復雜電路系統的完整Verilog HDL模型是由若幹個Verilog HDL模塊構成的，每壹個模塊又可以由若幹個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。
利用Verilog HDL語言結構所提供的這種功能就可以構造壹個模塊間的清晰層次結構來描述極其復雜的大型設計，並對所作設計的邏輯電路進行嚴格的驗證。Verilog HDL行為描述語言作為壹種結構化和過程性的語言，其語法結構非常適合於算法級和RTL級的模型設計。
Verilog的設計初衷是成為壹種基本語法與C語言相近的硬件描述語言。這是因為C語言在Verilog設計之初，已經在許多領域得到廣泛應用，C語言的許多語言要素已經被許多人習慣。壹種與C語言相似的硬件描述語言，可以讓電路設計人員更容易學習和接受。
不過，Verilog與C語言還是存在許多差別。另外，作為壹種與普通計算機編程語言不同的硬件描述語言，它還具有壹些獨特的語言要素，例如向量形式的線網和寄存器、過程中的非阻塞賦值等。總的來說，具備C語言的設計人員將能夠很快掌握Verilog硬件描述語言。
百度百科——Verilog HDL