VHDL 語言編程，檢測兩個周期信號是否同時達到上升沿或者下降沿變化

可以用壹個中間變量記錄上壹次的值就可以了，例如：

if(clk11='0' AND clk1='1') then --檢測上升沿

clk11<=clk1;