用Verilog hdl語言設計壹個八位雙向移位寄存器電路。

輸入clr、clk、din

輸入LorR

輸出[7:0]dout；

reg[7:0]FIFO；

分配dout = fifo

始終@( posedge時鐘)

中頻(clr)

fifo & lt=0;

其他

if(LorR)

fifo & lt={fifo[6:0]，din }；

其他

fifo & lt={din，FIFO[7:1]}；

末端模塊

如果