verilog 倍頻程序

壹般的FPGA裏面有多個PLL, DLL模塊, 用於產生高質量時鐘信號,供特定單元使用.

基本的備頻原理是由模擬電路提取低頻的高次諧波, 再整形輸出. 高次諧波衰減厲害,備頻效率都不高.1Hz到4kHz是不可能壹次完成的. 建議買個24MHz晶振掛在適當的時鐘腳, 然後利用PLL分頻.

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