1）選項都在XDC和TCL中，要妳手動增加，建議項目相關的放在TCL中，FPGA相關的放在XDC中，和ISE差別有點大，但速度杠杠的，ISE（多核不行，而且結果不穩定）要3個小時的vivado就40分鐘搞定，最多8核，飛壹般的感覺，服務器配置不能太低。2）我對chipscope持保留態度，testbench是王道，部分信號上示波器，尤其是相位調整。3）我對HLS持保留態度。4）算法還是壹步壹步自己verilog寫出來，C+MATLAB做理論，verilog來實現，彎道超車現在不現實，再等若幹年，說不定哪天就好用了。以上是個人看法
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