信號在FPGA器件內部通過連線和邏輯單元時，都有壹定的延時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要壹定的過渡時間。由於存在這兩方面因素，多路信號的電平值發生變化時，在信號變化的瞬間，組合邏輯的輸出有先後順序，並不是同時變化,往往會出現壹些不正確的尖峰信號，這些尖峰信號稱為"毛刺"。如果壹個組合邏輯電路中有"毛刺"出現，就說明該電路存在"冒險"。用D觸發器，格雷碼計數器，同步電路等優秀的設計方案可以消除。
就是把D觸發器的輸出端加非門接到D端。
將幾個OC門結構與非門輸出並聯，當每個OC門輸出為高電平時，總輸出才為高，這種連接方式稱為線與。
整個設計中只有壹個全局時鐘成為同步邏輯。
多時鐘系統邏輯設計成為異步邏輯。
f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接口、所存器/緩沖器）。
TTL,cmos，不能直連
LVDS:LVDS（Low Voltage Differential Signal）即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀90年代才出現的壹種數據傳輸和接口技術。
ECL：（EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出接口電路
CML: CML電平是所有高速數據接口中最簡單的壹種。其輸入和輸出是匹配好的，減少了外圍器件，適合於更高頻段工作。