用Verilog hdl語言計壹個八位雙向移位寄存器電路。

input clr,clk,din;

input LorR;

output [7:0]dout;

reg [7:0] fifo;

assign dout=fifo;

always@( posedge clk)

if(clr)

fifo<=0;

else

if(LorR)

fifo<={fifo[6:0],din};

else

fifo<={din,fifo[7:1]};

endmodule

if