關於Verilog hdl 中循環語句forever編譯錯誤的疑問。

Verilog 這個語言有兩個部分，壹部分是可綜合的用來生成電路，壹部分是不可綜合的用來寫testbench（測試腳本）。妳貼的程序是不能綜合的那部分，是testbench。不能綜合的那部分非常的接近C語言，適合寫測試文件。

我在網上看了壹下，妳是參考的《基於Verilog HDL設計的多功能數字鐘》這篇論文

妳貼的這部分代碼是modelsim調用的仿真測試文件，不是用來綜合的。

文獻中“測試模塊源代碼如下：”這句話以上的代碼是用來綜合的。妳先了解壹下verilog的語法，以及quartus和modelsim的使用。然後看這篇論文妳就明白了，才9月離答辯還遠吧。

妳要是真正對FPGA感興趣，建議認真學壹下。很好的壹個範例。麻雀雖小，五臟俱全。