在工程中，將需要封裝的模塊（包括子模塊）設置為頂層模塊，例如top為工程的頂層模塊，top調用了A和B，B又調用了C和D，需要將B模塊以及下面的模塊整體加密，也就是封裝為網表，那麽需要將B設置為頂層模塊。
步驟二：設置綜合條件
1、在Flatten hierarchy選擇為full。
2、在more options中輸入-mode out_of_context
步驟三：綜合
在工程中運行綜合步驟，在綜合完成後，打開綜合。
步驟四：生成edf
這裏和quartus不壹樣，這裏需要通過輸入腳本的方式生成。
假設網表文件中沒有調用IP，那麽輸入如下指令：
write_edif F:/FPGA/abc.edf
如果調用了IP，輸入如下指令：
write_edif -security_mode all F:/FPGA/abc.edf
步驟五：生成調用v文件
假設vivado的版本在2017.4以前，輸入如下指令：
write_verilog -mode port F:/FPGA/abc_stub.v
2018.1以後：
write_verilog -mode synth_stub F:/FPGA/abc_stub.v