verilog編程出現錯誤 Error (10170): Verilog HDL syntax error at SHUDIAN.v(17) near text "="

錯誤還是挺多的吧，最大的問題應該是狀態機，形式是對的但是沒有理解所以"="和"<="用錯了，壹開始的狀態機初始化輸出沿觸發，是要用"<="的，狀態機case裏面都是點評觸發，所以用"="，用錯了很容易仿真和調試中都出現毛刺。

第二，每壹個case下面要用begin end，

第三，寄存器型最好初始化，養成習慣吧。