ModelSim，首先（open）打開需要仿真的模塊 ,Source -> Show Language Templates,
在顯示的 Language Templates欄目中選擇“Create Testbench”
軟件自動彈出的"Create Testbench Wizzard”窗口中，在"work"下選擇待仿真模塊，按照提示走完，即自動生成。
擴展資料
主要特點
RTL和門級優化，本地編譯結構，編譯仿真速度快，跨平臺跨版本仿真；單內核VHDL和Verilog混合仿真；
源代碼模版和助手，項目管理；
集成了性能分析、波形比較、代碼覆蓋、數據流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調試功能；
C和Tcl/Tk接口，C調試；
對SystemC的直接支持，和HDL任意混合；
支持SystemVerilog的設計功能；
對系統級描述語言的最全面支持，SystemVerilog，SystemC，PSL；
ASIC Sign off。可以單獨或同時進行行為（behavioral）、RTL級、和門級（gate-level）的代碼。