verilog不像C語言，它不是高級語言，妳寫乘號有時是可以的，但是有時是不可以的，所以不要使用乘號，更不要使用除號，因為除法在FPGA中是不能在壹個周期之內出結果的。為什麽有時可以有時不可以呢？因為用來綜合妳的程序的軟件（例如XILINX 的XST）還沒有那麽智能，有時候它會根據妳的乘號自動給妳生成乘法器，但是有時不會，而且有時會生成錯誤的乘法器，除法器這個問題要更突出，所以不要使用乘除號，在參數定義中可以使用
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