新手請教FPGA中verilog計數器清零問題：按key自加1，按rst清零，但是仿真結果不對，各位高手幫忙看看代碼

妳的寫法有問題。首先，無論是key還rst都是低電平才有效的（按鍵後為低電平）；其次，rst的優先級應更高，也就是說只要按下rst，計數器立馬清零；最後，在沒有rst按下的情況下，按下key，計數器才加1。示意代碼（未調試）：

always@(negedge key or negedge rst)

begin

if(!rst)

HEX_reg <= 0;

else if(!key)

HEX_reg <= HEX_reg+1;

end

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