再者，還要看妳學習SV時選擇的方向，是考方向還是綜合方向。我用SV寫壹個綜合程序。綜合來說，SV和VerilogHDL的區別是:1。擴充了壹些原有的語法；2.增加了壹個新的語法結構。
SV中常用的有包，變量細分為對象類型和數據類型，自動關鍵字，enum，structures，三alwyas結構，unique和priority關鍵字，接口interface等。其實class的應用也有，但是這個不能集成。
如果妳熟悉VerilogHDL，我推薦兩本書:
綜合方向:
SystemVerilog的硬件設計與建模
作者:[英]斯圖爾特·薩瑟蘭，[英]西蒙·戴維曼，[英]彼得·弗雷克；
翻譯:余敦山，，何進，李穎和陸
模擬測試方向:
SystemVerilog驗證——編寫測試平臺指南
作者:(美)克裏斯·施佩爾，
由張春翻譯
這兩本書的翻譯都不錯，但我建議看英文原版，以便更好地理解原作者字裏行間所表達的意思。讀書是壹方面，但不做練習讀書是浪費。SystemVerilog硬件設計與建模中列出的網站可以下載SV的源代碼，下載，理解，練習，然後用SV重寫很容易找到的VerilogHDL的例子，做仿真。時間長了，妳就會了。