源代碼的Vhdl補充

當cnt=1時x1否則

當cnt=2時x2否則

當cnt=3時y0否則

y1當CNT = 4 else(others = & gt；'0');

這裏有問題嗎？

tmpb:STD _ logic _ vector(4 down to 0)；

y0，y1:在std_logic_vector(8 downto 0)中；

tmpb的位數不同於y0和y1信號的位數。