直接使用開發工具(Quartus II或ISE)中的IP核將50MHz時鐘信號分頻為15 MHz；
首先利用開發工具(Quartus II或ISE)中的IP核將50MHz的時鐘信號三倍頻到150MHz，然後除以10得到15MHz的時鐘支路信號。
利用PLL技術設計非整數分頻電路，參考2009年北航出版社出版的《FPGA/CPLD應用設計200例(上冊)》第354~357頁。