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verilog中tb的全稱

verilog中tb的全稱是testbench。

對於壹個簡單的模塊,要在modelsim的仿真窗口中查看波形,使用addwave...命令。

例如,testbench的頂層模塊稱為tb。要查看時鐘信號,請使用addwavetb.clk。

要查看所有信號,請使用addwave/*。當然,您也可以在工作區下的sim窗口中右鍵單擊instance來添加波形。

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