首先要看妳的哪家的FPGA，XILINX和ALTERA的PLL不壹樣。XILINX的時鐘管理模塊有DCM和PLL組成，DCM是全數字的，而PLL是模擬的。壹般頻率合成用數字的DCM來實現，因為非常靈活，Fout=Fin*M/D, M 和D可以在1到32之間任選。而PLL的應用更靈活，Fout=Fin*M/(D*O),其中M:1~64，D:1~52，O：1~128。
如果妳用壹個PLL或者DCM來輸出兩個不同頻率的時鐘，就涉及M、D、O幾個參數的選取了，有可能170M的時鐘已經限定了參數的選取範圍，導致150M的時鐘不能精確。具體還是看下妳FPGA型號的數據手冊。
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