1.將對應模塊設置為top；
2.綜合策略中flatten_hierarchy設置為full，打平層次；
3.綜合策略中More Options設置為 -mode out_of_context，防止插入I/O Buffer;
4.進行綜合，進入綜合後界面；
5.在tcl Console命令行輸入 write_verilog -mode synth_stub your_path/module_name.v
6.如果不包含xilinx 官方ip，在tcl Console命令行輸入 write_edif your_path/module_name.edf
如果包含xilinx 官方ip，在tcl Console命令行輸入 write_edif -security_mode all your_path/module_name.edf
7.將生成的module_name.v和module_name.edf添加到工程中，就可以使用網表文件了。
註意事項：
1.步驟567中“your_path”要替換為自己的存儲路徑，“module_name”要替換為自己的模塊名。
2.在調試過程中，發現若生成的edf網表中包含PLL ip core，則對應的ip的時序約束會失效，建議在edf中不要使用PLL ip，可以將PLL放到網表外面；
3.在生成edf文件前，若無針對edf文件的特殊約束，請將xdc文件disable，否則可能導致約束沖突；