VHDL中除法使用錯誤。求指教

Verilog不能這樣用/實現除法，這樣除出來的只有整數部分。可以下載個divide.v。

如果精度要求不高的話，可以將被除數先乘以壹個相對大的數譬如1024再除。除完對商適當移位即可(2^10, 移10位)。

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