Si＝Ai_Bi_Ci－1；Ci=AiBi+Ci-1(Ai?Bi)
第二個表達式也可用壹個異或門來代替或門對其中兩個輸入信號進行求和。
硬件描述語言Verilog對壹位全加器的三種建模方法。
真值表
壹位全加器的表達式如下：
壹位全加器的真值表如上圖，其中Ai為被加數，Bi為加數，相鄰低位來的進位數為Ci-1，輸出本位和為Si。向相鄰高位進位數為Ci。
擴展資料：
結構化描述方式
moduleFA＿struct（A，B，Cin，Sum，Count）；
inputA；
inputB；
inputCin；
outputSum；
outputCount；
wireS1，T1，T2，T3；
／／－－statements－－／／
xorx1（S1，A，B）；
xorx2（Sum，S1，Cin）；
andA1（T3，A，B）；
andA2（T2，B，Cin）；
andA3（T1，A，Cin）；
orO1（Count，T1，T2，T3）；
endmodule
該實例顯示了壹個全加器由兩個異或門、三個與門、壹個或門構成。S1、T1、T2、T3則是門與門之間的連線。代碼顯示了用純結構的建模方式，其中xor、and、or是VerilogHDL內置的門器件。
以xorx1（S1，A，B）該例化語句為例：xor表明調用壹個內置的異或門，器件名稱xor，代碼實例化名x1（類似原理圖輸入方式）。括號內的S1，A，B表明該器件管腳的實際連接線（信號）的名稱，其中A、B是輸入，S1是輸出。
參考資料：
百度百科——全加器