為什麽再用verilog編寫程序時，always@(posedge clock or reset)語句是非法的？

同壹個always語句的觸發條件，也就是@後面的內容必須統壹，要麽為沿觸發，要麽為組合邏輯數值改變觸發，這是規定。要麽寫成always @ (posedge clk or negedge rst)要麽寫成always @ (*)

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