為幫助實時處理工業檢測、醫學成像以及情報、監控、和偵察?(ISR)?等應用中的高分辨率和?HFR?視頻而設計?FPGA?的工程師面臨挑戰，力爭達到吞吐量、資源利用率和功耗等目標。Vision?HDL?Toolbox?提供可以並行處理?4?或?8?像素的模塊，底層硬件實現自動進行更新，以通過指定的並行性支持仿真和代碼生成。這種能力可幫助硬件工程師與圖像和視頻處理工程師合作，在較高的抽象級別上探索和仿真視覺處理硬件表現。向此設計工作流程中添加?HDL?Coder，工程師可以直接從他們已驗證的高層次模型生成可合成、獨立於目標的優化?VHDL?或?Verilog?代碼。
“在?FPGA、ASIC?和?SoC?設備上實現視覺處理算法需要在吞吐量和資源利用率之間巧妙地權衡，4k、8k?和高幀率視頻成倍地擴大這壹挑戰。”MathWorks?的首席產品營銷經理?Jack?Erickson?說，“探索解決方案空間和在較高的抽象級別上仿真，可幫助工程師在致力於寄存器傳送級?(RTL)?之前更快速地在架構上收斂。Vision?HDL?Toolbox?及其原生的每時鐘多像素?(multi-pixel-per-clock)?處理自動實現所有細節，使工程師能夠專心開發滿足其要求的硬件算法。”
Vision?HDL?Toolbox?為在?FPGA、ASIC?和?SoC?設備上進行視覺系統設計和實現提供了像素流處理算法。它提供壹個設計架構，可支持各類接口類型、幀尺寸和幀率。該工具箱中的視頻和圖像處理算法對硬件實現進行建模，包括延遲、控制信號和行緩沖區。
該工具箱算法旨在生成?VHDL?和?Verilog（使用?HDL?Coder）的可讀取、可合成的代碼。生成的?HDL?代碼是經過?FPGA?驗證的，適用於高達?8k?分辨率的幀尺寸和?HFR?視頻。
Vision?HDL?Toolbox?R2019b?現已在全球上市。要了解更多信息，請訪問：mathworks.com/products/vision-hdl。
圖示：Vision?HDL?Toolbox有助於快速探索每個時鐘處理1、4或8像素。
本文來源於汽車之家車家號作者，不代表汽車之家的觀點立場。