verilog在寫長碼長，特別長的復雜數字邏輯的時候怎麽寫

用systemverilog寫的，相比於Verilog就多了個logic 變量，其它與Verilog壹致。

頂層模塊：

`timescale 1ns/1ps

//模塊說明：7段數碼管顯示，壹***有8個數碼管

//***陽模式，低電平點亮，數碼管采用3-8 譯碼器——74HC138芯片，

module cnt_60

(

input logic CLK , //輸入時鐘，頻率：

input logic RST_n , //復位端口，低電平復位

output logic [3:0] DSEL , //7段數碼管8--1對應選擇

output logic DEN , //數碼管使能，高電平有效

output logic [7:0] led7_out //數據輸出，最低位為小數點

);

logic [26:0] num; //待顯示的數字

logic [2:0] dot; //待顯示數字的小數點位置

always@(posedge CLK,negedge RST_n)

begin

if(!RST_n)

num <= 27'd0;

else

num = (num != 59)? (num + 27'd1) : num;

end

LED_7 U_LED_7

(

.CLK (CLK ), //輸入時鐘

.RST_n (RST_n ), //復位端口，低電平復位

.data_num (num ), //待顯示的數據

.data_dot (dot ), //輸入數據小數點位置

.DSEL (DSEL ), //7段數碼管8--1對應選擇

.DEN (DEN ), //數碼管使能，高電平有效

.led7_out (led7_out ) //數據輸出，最低位為小數點

);

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