fpga verilog裏壹個模塊的時鐘有2種以上的選擇，怎麽實現

在always模塊裏用case語句吧，這樣調理清晰，我給個例子，程序貼上來之後排版有點亂，妳自己排壹下版吧

always @(*)

begin

case(lte_switch)

2'h1 : begin // tx only

txnrx_txon = 1'b1;

enable_rxon = 1'b1;

paon = 1'b1;

lna_on = 1'b0;

rfsw = 1'b1;

end

2'h2 : begin // rx only

txnrx_txon = 1'b0;

enable_rxon = 1'b1;

paon = 1'b0;

lna_on = 1'b1;

rfsw = 1'b0;

end

2'h3 : begin

txnrx_txon = 1'b0;

enable_rxon = 1'b0;

paon = 1'b0;

lna_on = 1'b0;

rfsw = 1'b0;

end

default:begin // normal

txnrx_txon = T2K_GPIO14 ;

enable_rxon = T2K_GPIO0 ;

paon = T2K_GPIO15 ;

lna_on = ~paon ;

rfsw = T2K_GPIO14 ;

end

endcase

end

fpga verilog裏壹個模塊的時鐘有2種以上的選擇 ，怎麽實現