請問在modelsim下如何進行VHDL和Verilog的混合編程

需要註意 vhdl不區分大小寫 而verilog區分

modelsim的編譯命令中vcom用於vhdl 而vlog用於verilog

modelsim安裝目錄下就有demo 路徑是C:\modeltech64_xxx\examples\tutorials\mixed

vhdl調用verilog module舉例（FD是verilog的）

COMPONENT FD PORT (

Q : out STD_ULOGIC;

D : in STD_ULOGIC;

C : in STD_ULOGIC );

END COMPONENT;

UUT : FD PORT MAP(

Q => O,

D => I,

C => CLK);

verilog調用vhdl entity（FD是vhdl的）

FD FD1(

.Q(Q_OUT),

.C(CLK);

.D(A);