壹位全加器的真值表如下圖，其中Ai為被加數，Bi為加數，相鄰低位來的進位數為Ci-1，輸出本位和為Si。向相鄰高位進位數為Ci。輸入輸出AiBiCi1SiCi0000000110010100110110010101011100111111。
全加器本位加數?A，B?來自低位的進位Ci?構成了輸入本位輸出S，相高位的進位Co,構成全加器的輸出。?S=A異或B異或Ci，Co=AB+BCi+ACi。
全加器是能夠計算低位進位的二進制加法電路。與半加器相比,全加器不只考慮本位計算結果是否有進位,也考慮上壹位對本位的進位,可以把多個壹位全加器級聯後做成多位全加器。
擴展資料：
壹個全加器由兩個異或門、三個與門、壹個或門構成 (或者可以理解為兩個半加器與壹個或門的組合)。S1、T1、T2、T3則是門與門之間的連線。代碼顯示了用純結構的建模方式，其中xor 、and、or 是Verilog HDL 內置的門器件。
以 xor x1 (S1, A, B) 該例化語句為例：xor 表明調用壹個內置的異或門，器件名稱xor ，代碼實例化名x1（類似原理圖輸入方式）。括號內的S1，A，B 表明該器件管腳的實際連接線（信號）的名稱，其中 A、B是輸入，S1是輸出。