Altera Quartus II 作為壹種可編程邏輯的設計環境, 由於其強大的設計能力和直觀易用的接口，越來越受到數字系統設計者的歡迎。
Altera Quartus II （3.0和更高版本）設計軟件是業界唯壹提供FPGA和固定功能HardCopy器件統壹設計流程的設計工具。工程師使用同樣的低價位工具對Stratix FPGA進行功能驗證和原型設計，又可以設計HardCopy Stratix器件用於批量成品。系統設計者現在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應地進行最大吞吐量設計。
Altera的Quartus II可編程邏輯軟件屬於第四代PLD開發平臺。該平臺支持壹 個工作組環境下的設計要求，其中包括支持基於Internet的協作設計。Quartus平臺與Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供應商的開發工具相兼容。改進了軟件的LogicLock模塊設計功 能，增添 了FastFit編譯選項，推進了網絡編輯性能，而且提升了調試能力。
支持MAX7000/MAX3000等乘積項器件
2.0版Quartus II設計軟件現在除了支持Altera的APEX 20KE，APEX 20KC， APEX II，ARM的Excalibur嵌入處理器方 案，Mercury，FLEX10KE和ACEX1K之外，還支持MAX3000A，MAX7000系列乘積項器件。MAX3000A和MAX7000設計者現在可 以使用QuartusII設計軟件中才有的所有強大的功能。
軟件體積縮小，運行速度加快
QuartusII2.0安裝軟件為290M,完全安裝為700M,如果定制安裝，不選擇Excalibur嵌入處理器，則安裝所需空間為460M,比QuartusII1.1版本減少壹半以上的空間要求，卻能支持ALTERA全部芯片的開發。 同時軟件的裝載，編譯，仿真速度比1.1版本大 大加快。
LogicLock設計流程把性能提升15%
QuartusII2.0 設計軟件通過增強層次LogicLock模塊級設計方式，將性能平均改善15%。 LogicLock設計流程把整個模塊的放置交由 設計者控制，如果必要的話，可以采用輔助平面布置。LogicLock設計流程運行設計者單獨地優化和鎖定每個模塊的性能，在大 型SOPC設計的構建過程中也保持整個系統的性能。2.0版Quartus II設計軟件把新的LogicLock設計流程算法集成到未來的Altera器 件中，該算法充分利用了模塊級設計的優勢。
采用快速適配選項縮短編譯時間
QuartusII2.0增加了壹個新的快速適配編譯選項，選擇中這個選項，將會比缺省設置要縮短50%的編譯時間。快速適配功能保留了 最佳性能的設置，加快了編譯過程。這樣布局適配算法反復的次數更少，編譯速度更快，對設計性能的影響最小。
新的功能減小了系統級驗證
2.0版Quartus II設計軟件引入了新的功能，加快驗證過程，這通常是SOPC設計流程中最漫長的階段。在最初的編譯時間中，新的 SignalProbe技術允許用 戶在保留設計最初布線，時限和設計文件的同時把內部節點引到未用的管腳進行分析。SignalProbe技術完 成了現有SignalTap嵌入邏輯分析的功能。 而且，設計者能夠使用新版本中提供的HDL測試模板快速地開發HDL仿真矢量。
2.0版 Quartus II設計軟件也可以自動地從QuartusII仿真器波形文件中創建完整的HDL測試平臺。
2.0版Quartus II設計軟件也支持高速I/O設計，生成專用I/O緩沖信息規範（IBIS）模型導入到常用的EDA信號集成工具中。IBIS模型 根據設計中每個管腳的I/O標準設置來定制，簡化第三方工具的分析。