幫忙看下這段代碼有啥問題不，verilog的，關於SRAM的讀寫控制。

assign SRAM_Data =(!ctl_we) ? data_cam : 'hz; /////寫操作

assign data_pc = (!ctl_oe)? SRAM_Data : 'hz; /////讀操作

這兩句話綜合出來的是壹個錯誤電路！